将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中
HDL
FPGA IP 和 开源 HDL一般去哪找?
本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。
在HLS中插入HDL代码
本文介绍一种在HLS中插入HDL代码的方式，结合两者的优势为FPGA开发打造一把“利剑”。
Verilog描述电路的三种方式（结构化、数据流和行为化）
那么到底该如何描述电路？Verilog提供了3种不同的方式
使用 DMA 在 FPGA 中的 HDL 和嵌入式 C 之间传输数据
该项目介绍了如何在 PL 中的 HDL 与 FPGA 中的处理器上运行的嵌入式 C 之间传输数据的基本结构
MATLAB / Simulink HDL 快速入门
本文将使用实例讲解MATLAB / Simulink HDL 使用入门
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FPGA/HDL 开发的 10 条规则
编写良好的、可移植的、可重用的 HDL 代码，使设计能够以所需的频率实现，这绝对是一个挑战
学习笔记3：HDL高级设计技术
根据综合工具设计FPGA：很多综合工具都有特殊的算法，取决于不同的目标器件，执行不同的约束和编译选项，在创建FPGA设计之前，设计者应该充分了解所用的综合工具如何处理设计。